Intel 845 Chipsatz – SDRAM für den P4 - Seite 3

Der i845 – Theorie

Der Chip-SATZ des i845 besteht aus der bei Intel bewährten Kombination von zwei Chips, dem Memory Controller Hub (MCH) als sogenannte Northbridge und dem Input/Output Controller Hub (ICH) als Southbridge.
Der beim i845 verwendete ICH2 mit der genauen Bezeichnung „82801BA“ wurde schon beim Pentium 4 Chipsatz für Rambus-Speicher, dem i850, eingesetzt und ist für die Kommunikation mit PCI-Bus, Festplatten, optischen und Disketten-Laufwerken, USB-Geräten, Netzwerk etc. zuständig und bietet Software-Audio auf sechs Kanälen.
Neu am i845 ist deshalb eigentlich nur die Northbridge und dort speziell die Speicheranbindung. Der Prozessor ist wie schon beim i850 über den sogenannten „Quad Pumped Bus“ an den MCH angeschlossen. Der 64bit breite CPU-Bus ist mit 100 MHz getaktet, dort können aber pro Takt vier Daten übertragen werden, deshalb spricht man auch von einem effektiven Systembus von 400 MHz. Damit wird eine Bandbreite von maximal 3,2 GB/Sekunde erreicht. Dies errechnet sich folgendermaßen (8 bit = 1 Byte):
  64bit * 100 MHz * 4 = 3200 MB/s

Schema des Intel 845 Chipsatzes

PC800 Rambus DRAM (400 MHz im DDR-Verfahren) ist beim i850 Chipsatz über zwei Kanäle an den MCH angebunden und kann deshalb die gleiche Bandbreite wie der Prozessorbus bieten.
  16bit * 400 MHz * 2 = 1600 MB/s pro Kanal

PC133 Single Data Rate SDRAM bietet mit 64bit zwar einen breiteren Speicherbus, aber die Geschwindigkeit ist deutlich langsamer.
  64bit * 133 MHz = 1064 MB/s

Der Prozessor kann in der Theorie also deutlich schneller Daten liefern als diese im Speicher verarbeitet werden können. Die Aufgabe des Memory Controller Hubs ist es, dies entsprechend zu synchronisieren. Wie sehr der Pentium 4 in der Praxis durch den langsameren Speicher ausgebremst wird, ist die entscheidende Frage dieses Tests. Die Benchmarks werden nachher die Antwort geben.

Einen Überblick und direkten Vergleich der Features der aktuellen Intel-Chipsätze bietet folgende Tabelle:

Feature	Intel 815	Intel 850	Intel 845
Fertigungstechnologie	0,25µ	0,25µ	0,18µ
Unterstützter Speicher	PC100/PC133 SDRAM	PC600/PC800 RDRAM	PC133 (PC100) SDRAM
Max. Speicherbandbreite	1,06 GB/s	3,2 GB/s	1,06 GB/s
Max. Speicherausbau	512 MB	2 GB	3 GB
ECC	Nein	Ja	Ja
Systembus	133 MHz	400 MHz	400 MHz
Cache Line Größe	32 Byte	64 Byte	64 Byte
Interner Datenbus	64 bit	256 bit	256 bit
Write Cache	Nein	Ja	Ja
Länge der IOQ (In Order Queue)	4	8	12
Gleichzeitig geöffnete RAM-Pages	4	8	24
Data Bus Inversion	Nein	Ja	Ja

Einige interessante Features kennt man bereits vom i850-Chipsatz, aber Intel hat für den i845 auch nochmal extra „in die Trickkiste gegriffen“. So wurde die „In Order Queue“ (IOQ) gegenüber dem i850 von acht auf zwölf Einträge verlängert, was die Performance des Chipsatzes bei der Belieferung des Prozessors mit Anweisungen erhöhen dürfte.
Außerdem wurde die Zahl der gleichzeitig offenen RAM-Pages deutlich gesteigert, was den Zugriff auf den Hauptspeicher insgesamt beschleunigen sollte. Hintergrund: Um Daten aus dem Speicher zu holen, greift man auf diesen in Form von „Memory Pages“ zu. Diese müssen aber erst mit einem besonderen Befehl geöffnet werden. Ist die Höchstzahl der offenen Speicherseiten erreicht, müssen erst wieder welche geschlossen werden, bevor weitere Pages geöffnet werden können. Je höher die Zahl der gleichzeitig offenen Speicherseiten, desto größer ist die Wahrscheinlichkeit, dass man Daten aus einer bereits offenen Page holen kann, was wiederum etwas schneller vor sich geht, weil man sich das explizite Öffnen der Seite spart.
Die weiteren Features haben schon beim i850 Einzug gehalten in die Intel-Chipsatz-Architektur, sollen aber trotzdem noch einmal kurz angesprochen werden.
Der interne Datenbus des Memory Controller Hub eines Pentium 4 ist gegenüber dem MCH eines Pentium III auf das vierfache gesteigert worden, um der höheren Geschwindigkeit des Prozessorbus Rechnung zu tragen. Der Pentium 4 kann in einem Takt vier Datenpakete zu je 64bit Größe liefern, die der Chipsatz mit seinem internen Bus von 256bit damit also parallel verarbeitet.
Einen Write Cache kannten die SDRAM-Chipsätze von Intel bisher nicht. Dadurch kann der MCH gleichzeitig Daten lesen und aus dem Cache schreiben, was beim i815 noch nicht möglich war.

Besonders erwähnenswert ist aber auch die Data Bus Inversion, kurz: DBI, die Intel mit dem i850 eingeführt hat. Dabei kann einem 16bit-Datenpaket auf der sogenannten Invers-Leitung ein weiteres Datum (DBI0#) hinzugefügt werden.

Data Bus Inversion

Beispiel: Bei der Übertragung der Zahl 32767 (hexadezimal: #7FFF) müssen die Signalleitungen von D0# bis D14# mit Strom versorgt werden, nur Leitung D15# bleibt aus. Dabei kann es vorkommen, dass auch diese Leitung aufgrund von Signalstörungen kurz ausschlägt, weil alle anderen Leitungen um diese herum befeuert werden. Dies kann im Extremfall zu falschen Datenübertragungen führen.
Der Lösungsansatz von Intel ist nun, statt die meisten Leitungen mit Strom zu versorgen, diejenigen Signalleitungen anzusteuern, die eigentlich hätten aus bleiben sollen, und gleichzeitig die Invers-Leitung einzuschalten. In unserem Beispiel also werden statt 15 Leitungen nur noch zwei – D15# und DBI0# – angesteuert. Dies erhöht die Signalqualität und damit die Datensicherheit.
Rechnerisch stellt sich das so dar, dass statt der Zahl 32767 die Zahl 32768 übertragen wird, diese aber durch die Einschaltung der Invers-Leitung dann noch von der maximal übertragbaren Zahl 65535 abgezogen wird.